• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1992002050A1
    申请号:PCT/JP1991/000992
    申请日:1991-07-24
    公开日:1992-02-06
    发明作者:Kazuhiro Takenaka；Akira Fujisawa
    申请人:Seiko Epson Corporation；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明 細 書
    [0002] 強誘電体を備えた半導体装置 技術分野
    [0003] 本発明は、 不揮発性メモリ等に適用可能の強誘電体キャパシタ等の強誘電 体を備えた半導体装置に関する。 背景技術
    [0004] 印加電圧の正逆極性により分極反転可能の強誘電体を用いた不揮発性メモ リは、 情報書き込み時間と情報読み出し時間が原理的に等しい。 また静止状 態 （バックアップ時） は電圧無印加でも分極 （残留分極） が保持されるため、 理想的な不揮発性メモリとして有望視されている。
    [0005] 従来、 強誘電体キャパシタを用いた半導体不揮発性メモリとしては、 米国 特許 4 1 4 9 3 0 2号のように、 シリコン （S i ) 基板上に強誘電体キャパ シタを集積した構造のものや、 米国特許 3 8 3 2 7 0 0号のように、 M I S 型トランジスタのゲート電極上に強誘電体膜を配置した構造のものが提案さ れている。 ' 発明が解決しょうとする課題
    [0006] 不揮発性メモリセルは、 一般的に、 図 8に示すように、 ヮ一ド線 Wに接続 されたゲート電極 Gとビッ ト線 Bに接続されたド ΐ 'ィン電極 Dと強誘電体キ ャパシタ Cの一方の電極に接続されたソース電極 Sをもつ Ν型トランジスタ T rを有し、 強誘電体キャパシタ Cの他方の電極がプレート線 Ρに接続され た回路構成である。 このようなメモリセルの現実的な半導体構造としては、 最近では図 9に示すものが提案されている。 図 9に示す半導体構造は、 Ρ型 シリコン基板 1上のゲート酸化膜 2を介して形成されたポリシリコン （他結 晶シリコン） のゲート電極 3と、 セルファラインによりシリコン基板 1内に 拡散形成された高濃度 N型のソース領域 4及びドレイン領域 5とからなる N 型 M O S トランジスタ T rと、 素子分離用の局所酸化膜 （L O C O S ) 6上 において燐ガラス等の層間絶縁膜 7の上に形成された強誘電体キャパシ夕 C を有し、 層間絶縁膜 7上の強誘電体キャパシタ Cは、 白金 （P t ) 等の下部 電極 8、 P Z T等の強誘電体膜 9及びアルミニウム （A 1 ) の上部電極 1 0 が順次積層形成されてなるものである。 そして、 高濃度の拡散領域たるソ一 ス領域と上部電極 1 0とはコンタク ト孔 1 1を介して A 1の配線 1 2をもつ て接続されている。 なお、 1 3は燐ガラス等の第 2層間絶縁膜である。 このように局所酸化膜 6上の層間絶縁膜 7を介して強誘電体キャパシ夕 C を形成した構造では、 局所酸化膜 6上のスペースを有効活用して強誘電体キ ャパシタ Cが形成されているものの、 ソース領域 1 1から ±部電極 1 0まで と、 また上部電極 1.0からプレート線 Pまでの配線 1 2の長さが冗長化して おり、 メモリセル占有面積の増大を招いている。 しかしながら、 この構造の メモリセルはセル面積の増大を招くものの、 以下の理由により現実的な構造 であるといえる。 即ち、 本発明者は、 図 1 0に示すような強誘電体膜 9をソ一 ス領域 4上に直接堆積したメモリセル構造を試作した。 強誘電体膜 9の上に ポリシリコンの上部電極配線 1 4が形成され、 下部電極としてはソース領域 4自身が兼用している。 ところが、 強誘電体膜 9の形成後においては、 その 膜の結晶性を改善して比誘電率 E sを高めるために酸素ァニール処理を施す 必要がある。 酸素ァニール処理工程における酸素の強い反応性のため、 ソ一 ス領域 4と強誘電体膜 9との間にシリコン酸化膜 （S i 02) 1 5がどうして も形成されてしまう。 この膜 1 5の膜厚が非常に薄いときは、 図 1 1 ( a ) に示す如く、 シリコン酸化膜 1 5は直列の接触抵抗 R。 となる。 この寄生した 一 - 接触抵抗 R 0の存在はアクセス速度の遅れをもたらす。 また膜 1 5が比較的 厚いときは、 この膜 1 5は図 1 1 ( b ) に示す如く直列の寄生キャパシタ C 0 となる。 かかる場合、 メモリセルの記憶容量としては寄生キャパシタ C 0と 強誘電体キャパシタ Cの直列合成容量である。 しかし、 従って、 その寄生キ ャパシタ C 0にはソース電圧の分圧が印加される。 その分圧によるシリコン 酸化膜 1 5の絶縁破壊を防止するにはその膜厚を相当厚く形成するか、 その 分圧自身を抑える必要がある。 シリコン酸化膜 1 5を相当厚くすると、 その 分圧も必然的に大きくなるから耐圧改善には殆ど有効的ではない。 また分圧 を直接抑えるためには、 シリコン酸化膜 1 5の膜厚を非常に薄くするか、 強 誘電体膜 9の膜厚を相当厚くする必要ある。 シリコン酸化膜 1 5の膜厚を非 常に薄く設定することは上述の酸素ァニール処理を施す都合上無理であり、 また強誘電体膜 9の膜厚を相当厚くすることは、 強誘電体キャパシタ Cの容 量を下げることを意味するので、 その強誘電体キャパシタの機能が発揮され 7よ く 7よる。
    [0007] また、 本発明者はァニールの際の強誘電体膜の結晶性の改質を目的とし、 図 1 2に示すように下部電極 1 6として P tを用いたメモリセル構造を試作 した。 前述したように強誘電体膜 9の形成後においては、 酸素ァニール処理 を施す必要があるが、 下 電極に P tを使用した場合には、 P tの S i との 強い反応性のために、 図 1 2に示すように P tと S iのスパイク状の反応 1 7 が発生し、 拡散接合領域を越してしまい、 接合リークが発生し、 メモリセル の動作に支障を来すことが多々見られた。
    [0008] このような理由により、 図 8に示す構造は強誘電体の機能を十分に引き出 すため、 不揮発性メモリ構造として有益な構造である。 しかしながら、 上述 したように、 セル面積が大きいという問題点を有していた。
    [0009] そこで本発明は、 上記各構造の問題点に鑑み、 強誘電体を用いた不揮発性 メモリとしての機能を損なわずに、 セル面積の縮小化ないし強誘電体キャパ シタの形成にともなう平面スペースの増大を招かずに済む構造の強誘電体を 備えた半導体装置を提供することにある。 発明の開示
    [0010] 本発明は、 基本的には、 半導体基体ないし、 半導体基板の主表面または内 部における強誘電体の形成構造を提供するものである。 代表的な半導体基板 としてはシリコン基板があるが、 ガリウム砒素等の化合物半導体なども同様 なように、 酸素結合性のある基体に対して適用できる。 強誘電体形成構造の 領域は真性半導体領域でもよいし、 不純物拡散領域の N型または P型領域で も構わない。 不純物拡散領域としては M I S型トランジスタのソース領域ま たはドレイン領.域やバイポーラ · トランジスタの 3電極の拡散領域等が代表 例であるが、 能動素子の活性領域に限らず、 拡散抵抗層やス トツバ領域等の 受動素子の各領域の上に強誘電体形成構造を実現することができる。 拡散領 域上に積み上げ的に強誘電体キャパシタ構造を実現する場合は勿論のこと、 トレンチ内にも強誘 ¾体形成構造を実現できる。 即ち、 本発明の講じた手段 は、 半導体基体ど強誘電体の電極との間において、 導電性反応防止膜の挟み 込み構造を採用する点にある。 つまり、 本発明では、 半導体基体、 導電性反 応防止膜、 電極、 及び強誘電体膜の順の積層構造を採用する。 強誘電体膜と しては一般に P b T i 03， P Z T (P b T i 03, P b Z r 03) または P L Z T ( L a , P b T i 03， P b Z r〇3) などが用いられる。 そしてこの種の強誘 電体膜は例えばスバッタ法で成膜され、 その後、 誘電率等を改善するために 酸素ァニール処理を必要とする。 強誘電体膜の電極は例えば P tや P dで、 強誘電体膜の結晶の格子常散が近い P tが望ましい。
    [0011] 導電性反応防止膜は、 例えば T i N膜、 T i O N膜， T i W膜， M o S i - - 膜のいずれかや、 それらの 2以上の混合膜であってもよい。 このような導電 性反応防止膜を半導体基体と電極との間に挟み込んだ構造は、 上記の酸素ァ ニール処理における半導体基体の界面への酸素の拡散を防止し、 界面の酸化 膜の発生を阻止する。 それ故、 接触抵抗の低減や寄生直列抵抗の回避が達成 される。 従って、 半導体基体の L O C O S上に強誘電体素子を設ける必要が なく、 その形成領域の自由度が拡大するので、 高密度集積化に寄与する。 また本発明の第 2の手段としては、 半導体基体と上述の導電性反応防止膜 との間にその導電性反応防止膜を生成可能の導電金属膜を介在させてもよい。 この導電金属膜は導電性反応防止膜の生成不能の金属膜でも構わない。 前述 したように、 導電性反応防止膜自身が導電性があり、 酸素ブロッキング性を 有しているからである。 しかし、 当該導電性反応防止膜を生成可能の導電性 金属とすることが黛ましい。 その酸素ブロッキング性を十分確保し、 またプ ロセス追加を排除するためである。 導電金属膜としては、 例えば、 T i膜、 W膜、 M o膜のいずれかや、 それらの 2以上の混合膜である。 更なる接触抵 杭の低減を目的とするためには、 半導体基体の界面に金属シリサイ ド膜を形 成することが望ましい。 その金属シリサイ ド膜としては、 例えば、 T i ， W. M 0のうちのいずれかの金属を主成分としたシリサイ ド膜である。
    [0012] 本発明の半導体装置の構造によると、 半導体基体、 導電性反応防止膜、 電 極、 及び強誘電体膜の順の積層構造を採用することにより、 導電性反応防止 膜は酸素ァニール処理の際に酸素の半導体基体界面への拡散を防止するため、 シリコン酸化膜の形成を阻止する。 また、 電極と半導体基体との反応も阻止 できるため、 拡散接合にリーク電流が発生することもない。 図面の簡単な説明
    [0013] 第 1図は本発明の実施例 1の主要断面図である。 第 2図は本発明の実施例 2の主要断面図である。
    [0014] 第 3図は （a ) ( b ) ( c ) は本発明の実施例 2の製造方法を示す工程断 面図である。
    [0015] 第 4図は実施例 2に係わる別の構造を示す主要断面図である。
    [0016] 第 5図は本発明の実施例 3の主要断面図である。
    [0017] 第 6図は本発明の実施例 3に係わる変形例の主要断面図である。
    [0018] 第 7図は本発明の実施例 3に係わる別の変形例の主要断面図である。 第 8図は不揮発性メモリを示す回路図である。
    [0019] 第 9図は従来技術に係わる強誘電体キャパシタを備えた半導体装置を示す 主要断面図である。
    [0020] 第 1 0図は従来技術に係わる強誘電体キャパシタを備えた半導体装置の別 例を示す主要断面図である。
    [0021] 第 1 1図 （a ) ( b ) は同別例に係わる半導体構造の不揮発性メモリセル 能登羽化回路をそれぞれ示す回路図である。
    [0022] 第 1 2図は従来技術に係わる強誘電体キャパシタを備えた半導体装置の別 例を示す主要断面図である。 発明を実施するための最良の形態
    [0023] 以下、 本発明に係わる実施例を図面に基づいて説明する。
    [0024] 第 1図は本発明の実施例 1に係わる強誘電体キャパシタを備えた半導体装 置を示す主要断面図である。
    [0025] この半導体装置は不揮発性メモリで、 等価回路的には第 8図に示すメモリ セルを有するものである。 この実施例では例えば 2 0 Ω c mの比抵抗のゥヱ ハたる P型シリコン基板 2 0を用い、 それに N型 M O S トランジスタ T rと 強誘電体キャパシタ Cの構造が形成されている。 周知のように、 N型 M O S - - トランジスタ T rの半導体構造は、 シリコン基板 2 0上のゲ一卜絶縁膜 （シ リコン酸化膜） 2 1を介して形成された燐ドープのポリシリコンたるゲート 電極 22と、 このゲート電極 2 2をマスクとしセルファライン （自己整合） により燐を 80 KV, 5 E 1 5 cm— 2でイオン注入して形成された基板内の高 濃度 N型不純物拡散領域たるソース領域 23及びドレイン領域 2 4とからな る。 ドレイン領域 2 4にはコンタク ト孔を介して蒸着法はスパッタ法により 形成された A 1の配線電極 2 5が接続されている。 2 6は厚さ約 6 0 0 nm の素子分離用の局所酸化膜 （LOCO S) である。 また 27は第 1層間絶縁 膜、 2 8は第 2層間絶縁膜で、 例えば、 気相成長法による厚さ約 4 0 0 nm の燐ガラスである。
    [0026] 本実施例では、 ゲ一ト電極 2 3と局所酸化膜 26との間のソース領域 2 3 上において強誘電体形成構造たる強誘電体キャパシタ Cの構造体が設けられ ている。 この構造体は、 基本となる強誘電体膜 2 8とこれを上下に挟む電極 層たる上部電極 3 0及び下部電極 3 1を有し、 その下部電極 3 1 とソース領 域 2 3との間に導電性反応防止膜 3 2を備えるものである。 強誘電体膜 2 9 としては P b T i 〇3， P Z T (P b T i 03, P b Z r 03) 、 または P L Z T (L a, P b T i 03, P b Z r〇3) などで、 例えばスパッタ法で形成されて いる。 上部電極としては例えば低比抵抗のアルミニウム （A 1 ) で、 蒸着法 ゃスパッタ法により形成されている。 下部電極 3 1 としては白金 （P t ) ま たはパラジウム （P d) で、 例えばスパッタ法で形成されている。 白金 （P t) を下部電極 3 1として選択した場合には、 強誘電体膜 29の PbT i 03， PZT、 または P L Ζ Τと格子常数が近いので、 強誘電体膜 2 9に対する酸素ァニー ル処理により同時に結晶性が改質されるので、 良好な電気特性が得られる。 活性領域と下部電極とに挟み込まれた導電性反応防止膜 32は、 T i N膜， T i ON膜， T i W膜， Mo S i膜等であり例えばスパッタ法で形成される。 この導電性反応防止膜は燐ガラスの第 1層間絶縁膜 2 7に窓明けしたコン夕 ク ト孔 3 3において、 高濃度 N型のソース領域 2 3に導電接触している。 このような強誘電体キャパシタ Cの形成法としては、 先ず、 ソース領域 2 3 上を被覆した第 1層間絶縁膜 2 7を窓明けし、 スパッタ法で導電性反応防止 膜を堆積してその窓明け部に導電性反応防止膜 3 2を形成し、 更に下部電極 3 1及び強誘電体膜 2 9をそれぞれスパッタ法で積層し、 しかる後全面を第 2層間絶縁膜 2 8で被覆する。 その後、 従来技術であるホト 'エッチング技 術により上部電極 3 0及びその配線 （プレート線） やドレイン電極配線 2 5 を形成する。
    [0027] このようにソース領域 2 3の上に導電性反応防止膜 3 2 介して強誘電体 キャパシタ Cが積み上げ的に積層されている。 このため、 ソース領域 2 3と 下部電極 3 1 との間の配線平面占有面積を有効的に節約できるので、 セル面 積の縮小化が実現されている。 またソース領域 2 3の表面にはシリコン酸化 膜が寄生していないので、 強誘電体キャパシタ Cだけの記憶キャパシ夕が実 現される。
    [0028] ところで、 上述の製造プロセスにおいては、 強誘電体膜 2 9の形成後、 酸 素を含む雰囲気中で熱処理 （酸素ァニール処理） を行なう。 これは強誘電体 膜 2 9の結晶性を改質して比誘電率 E sを例えば 1 0 0 0以上に高めるため である。 この酸素ァニール処理においては酸素が強誘電体膜 2 9及び下部電 極 3 1の結晶粒界に進入する。 しかし、 導電性反応防止膜 3 2は酸素をプロ ックする性質があるため、 ソース電極界面でのシリコン酸化膜の生成を防止 できる。 また、 導電性反応防止膜 3 2として T i N膜や T i O N膜を用いた 場合には、 これらの導電性反応防止膜の表面は若干酸化されることもあるが、 これらの膜は若干酸化されることにより反応防止性が高まる性質があるため、 より好都合である。 いずれにしろ、 ソース領域 2 3の界面でのシリコン酸化 膜の生成は殆ど起らないので、 接触抵抗の低減ないし直列寄生容量の回避を 達成することが出来る。 下部電極 3 1に白金 （P t ) を用いた場合、 前述し たように、 酸素ァニール処理においては強誘電体膜 2 9の結晶性が改質され るが、 白金とシリコン （S i ) の反応性が強すぎて、 P tの基板内への拡散 を招く。 しかし、 本発明の場合には、 それらの間に介在する導電性反応防止 膜 3 2によって拡散を防止することが出来る。 なお、 導電性反応防止膜 3 .2 とソース領域 2 3との間にチタン （T i ) シリサイ ド膜等の金属シリサイ ド を形成してもよい。 更に、 導電性反応防止膜 3 2と下部電極 3 1 との間に T i 膜等を挟んでもよい。
    [0029] 第 9図に示すような従来の強誘電体キャパシタ構想を有する不揮発性メモ リにおいては、 導電性反応防止膜 3 2が存在しない場合の情報書換え回数は 高温での酸素ァニールが出来ないため、 1 0 E 5回であつたが、 本実施例に 於て導電性反応防止膜として T i N膜を用いた場合には、 5 0 0 °C以上の酸 素ァニールが可能となったため、 情報書換え回数は 1 0 E 9回にまで達した。 また強誘電体膜の比誘電率 E s としては 1 5 0 0前後の値が得られた。
    [0030] このようにソース領域 2 3上に縦積み構造の強誘電体キャパシタ Cを構築 できる利益は、 セル面積の縮小化は勿論のこと、 第 9図の構造と比較して電 極接触部分 （接触抵抗部分） を一つ減らすことが出来る。 実質的に第 9図に 示す配線 1 2部分を排除出来るためである。 その故、 情報書き込み ·読み出 し時間の短縮化に寄与する。 また第 1図と第 9図の比較から明らかなように、 第 9図の上部電極 1 0が本例の下部電極 3 1に、 第 9図の下部電極 8が本例 の上部電極 3 0にトポロジー的に対応している。 本例における下部電極 3 1 は P tを選択することが望ましいが、 P tは A 1に比して比抵抗が大である。 しかし、 本例の下部電極 3 1は膜厚が薄く接触面積がコンタク ト孔のそれよ りも大であるので、 ソース領域 2 3と強誘電体キャパシタ Cとの間の抵抗値 - - は殆ど問題とならない。 またプレート線 Pたる上部電極 3 0及びその配線は A 1で形成可能である。 つまりプレート線 Pが強誘電体 2 9の上に形成でき るからである。 このため、 従来に比してセル毎のプレー卜電位のバラツキが 顕著に改善される。 更に、 従来は厚い L O C O S上に強誘電体キャパシタ C が縦積み構成されており、 各膜の段差被覆性に問題があつたが、 本例ではゲー ト電極 2 2の両脇に強誘電体キャパシタ Cが形成されているので、 段差被覆 性が改善されている。
    [0031] 第 2図は本発明の実施例 2に係わる強誘電体キャパシタを備えた半導体装 置を示す主要断面図である。 なお、 同図において第 1図に示す部分と同一部 分には同一参照記号を付し、 その説明は省略する。 この実施例においてもソー ス領域 2 3上には強誘電体キャパシタ Cが積み上げ形成されている。 ソース 領域 2 3と下部電極 3 1との間には金属シリサイド膜 4 0、 導電性金属膜 4 1 及び導電性反応防止膜 4. 2が順次積み上げ形成されている。 導電性金属膜 4 1 としてはチタン （T i ) 等の金属で導電性を有する。 この導電性金属膜 4 1 の下層はその金属を主成分とする金属シリサイ ド膜 4 0である。 導電性金属 膜 4 1 と下部電極 3 0との間には窒化チダン （T 'i N ) 、 窒化酸化チタン ( T i O N) 等の導電性反応防止膜 4 2が挟まれている。 実施例 1 と異なる 点は、 ソース領域 2 3と導電性反応防止膜 4 2との間に金属シリサイ ド 4 0 及び導電性金属膜 4 1が介在していることであるチタン （T i ) 等の導電性 金属膜 4 1の存在意義は、 金属シリサイ ド膜 4 0を形成させる目的と窒化チ タン （T i N) 、 窒化酸化チタン （T i 0 N ) 等の導電性反応防止膜 4 2を 同時に形成する目的を兼ねるものである。 金属シリサイ ド膜 4 0の存在は接 触抵抗を低減させる。
    [0032] 次に上記実施例の製造方法を第 3図に基づいて説明する。
    [0033] 先ず、 第 3図 （a ) に示すように、 ゲート電極 2 2を形成した後、 セルフ ァラインにより高濃度 N型のソース領域 2 3及びドレイン領域 2 4を P型半 導体基板 2 0内に作り込む。 次に、 燐ガラスを全面に被覆して第 1層間絶縁 膜 2 7を形成する。 次に、 ソース領域 2 3上の層間絶縁膜をエッチングによ りコンタク ト孔 2 7 aを窓明けする。 次に、 第 3図 （b ) に示すように、 例 えばスパッタ法により導電性反応防止膜を生成する金属としてチタン （T i ) 膜 4 5を厚さ 1 0 0 n mで全面被覆する。 しかる後、 窒素を含む雰囲気中で 熱処理を施す。 この熱処理により第 3図 （c ) の様に、 チタン （T i ) 膜 4 5 の表面側が窒化され、 窒化チタン （T i N) の導電性反応防止膜 4 2が形成 される。 このァニールの際に若干の酸素を混ぜることにより窒化酸化チタン ( T i O N ) の形成も可能である。 またチタン （T i ) 膜 4 2のソース領域 2 3に接触する側には T iを主体とする金属シリサイ ド膜 4 0が形成される。 このァニール処理 φ結果、 第 4図に示すように、 チタン （T i ) 膜の （上面 側） 表面側が窒化チ-タン （T i N ) の導電性反応防止膜 4 2に、 その下面側 (裏面側） が金属シリサイ ド膜 4 0にそれぞれ変化しても良いし、 第 3図 （c ) に示すように、 一部にチタン （T i ) の導電性金属膜 4 1が無変化のまま残 つていてもよい。 導電性反応防止膜を生成する金属膜 4 5をソース領域 2 3 上に直接堆積する意義は、 実施例 1のように導電性反応防止膜を形成する方 法に比して、 機能上もプロセス上も好都合である。 金属シリサイ ド膜 4 0の 自己生成によりコンタク ト抵抗の低減に寄与しアクセスタイムの短縮化に資 する利益が追加プロセスのない態様で首尾良く得られるからである。
    [0034] 第 5図は本発明の実施例 3に係わる強誘電体キャパシタを備えた半導体装 置を示す主要断面図である。 なお、 同図において図 1に示す部分と同一部分 には同一参照符号を付し、 その説明は省略する。 この実施例においてもソー ス領域 2 3と下部電極 3 1 との間にはシリサイ ド膜として T i シリサイ ド膜 5 0、 導電性反応防止膜 5 2が順次積み上げ形成されている。 導電性反応防 止膜 5 2としては T i N膜、 T i O N膜、 T i W膜、 M o S i膜などである。 ソース領域 2 3と導電性反応防止膜 5 2との間には T i シリサイ ド膜 5 0が 挟み込まれている。 これは接触抵抗を低減させるためである。 T i シリサイ ド膜の形成法としては、 T iをスパッタ法で厚さ 1 0 0 n mで堆積し、.コン タク ト孔を埋めた後、 7 0 0 C , 2 0分， A r雰囲気中で熱処理することに よりコンタク ト孔の T iとソース領域 2 3の S iとを反応させて T i シリサ ィ ドを形成させる。 その後、 過酸化水素水、 アンモニア水、 水の混合液で未 反応の T iを除去する。 T i シリサイ ド膜 5 0の上には例えばスパッタ法で 導電性反応防止膜 5 2を形成する。 シリサイ ド膜 5 0としては P t シリサイ ド、 Wシリサイ ドでもよい。 シリサイ ド膜の目的は接触抵抗を低減させるた めであるからである。 P tシリサイ ド膜の形成法としては、 F tをスパッタ 法で厚さ 1 0 0 n mで堆積し、 コンタクト孔を埋めた後、 4 0 0 C、 2 0分、 A r雰囲気中で熱処理することによりコンタク ト孔の P tとソース領域 2 3 の S i とを反応させて P tシリサイ ドを形成させる。 その後、 王水で未反応 の P tを除去する。
    [0035] 第 6図は本実施例の変形例を示す半導体装置を示す主要断面図である。 上 記の実施例においてはコンタク ト孔内のみに T i シリサイ ド膜 5 0が形成さ れているが、 この変形例においてはセルフ 'ァラインド ' シリサイ ド （自己 整合金属シリサイ .ド） によりソース領域 2 3、 ゲート電極 2 2、 ドレイン領 域 2 4上にそれぞれ T iシリサイド 6 0 , 6 1， 6 2が形成されている。 6 4 はセルフ ·ァラインド · シリサイド （自己整合金属シリサイ ド） を形成する ために形成した S i 02などの絶縁膜により形成したサイド ·ウォールである。 このようなプロセスに本発明を採用しても、 ソース · コンタク ト部の接触抵 杭が低減する。
    [0036] 第 7図は本実施例の別の変形例を示す半導体装置を示す主要断面図である。 一 - 上記の実施例においては、 ソース領域と下部電極あるいは導電性反応防止膜 はコンタク ト孔により接続されているが、 この変形例においては第 6図の実 施例のようにセルフ 'ァラインド · シリサイ ドによりソース領域上に形成さ れた T i シリサイ ド 7 4に直接、 導電性反応防止膜 7 6が形成されている。 コンタク ト孔形成によるキャパシタ部分の平坦性劣化を防ぐためである。 ま たこの変形例においては導電性反応防止膜 7 6とゲート電極 2 2との電極間 ショートを防ぐため、 ゲート電極 2 2上に絶縁膜 7 2を形成し、 導電性反応 防止膜 7 6とゲート電極 2 2をサイ ドウオール 7 3で分離している。
    [0037] また第 6図までの実施例においては上部電極はすべて A 1などの配線電極 であったが、 本実施例のように P tなどを用いて上部電極 7 0を形成し、 配 線電極 7 1により上部電極と接続してもよい。 さらに、 上記各実施例では、 シリサイ ドとして主に T i シリサイ ド膜を形成してあるが M o , W， P t， P d , T aなどのシリサイ ドでもよい。
    [0038] 上述の強誘電体の拡散領域ないし基板上の形成構造としては、 主に不揮発 性メモリについて説明したが比誘電率が大きいことを利用したメモリ （D R AM) 等に応用できることは言うまでもなく、 また高容量性を必要とする回路網に 適用出来る。 · 産業上の利用可能性
    [0039] 以上説明してきたように、 本発明に係わる強誘電体を備えた半導体装置は、 シリコン基板等の主表面または内部における強誘犟本の形成構造を提供する。 酸素結合性のある基体にたいして強誘電体を形成出来る。 強誘電体形成構造 の領域は真性半導体でも良いし、 不純物拡散領域の N型または P型領域でも 構わない。 M I S型トランジスタのソース領域またはドレイン領域やバイポ一 ラ、 トランジスタの 8電極の不純物拡散領域等が代表例であるが、 能動素子 の活性領域に限らず、 抵抗拡散層ゃストツバ領域等の受動素子の各領域の上 に強誘電体形成構造を実現することが出来る。 拡散領域上に積み上げ的に強 誘電体キャパシタ構造を実現する場合は勿論のこと、 トレンチ内にも強誘電 体形成構造を実現できる。 高密度集積化が要請されている不揮発性メモリに 用いるのに適している。
    权利要求:
    Claims請求の範囲
    (1) 酸素結合性のある半導体基体の主表面上または内部において電極を介 して形成された強誘電体膜を素子要素とする半導体装置であって、 該半導体 基体と該電極との間には導電性反応防止膜が形成されてなることを特徴とす る強誘電体を備えた半導体装置。
    (2) 前記誘電性反応防止膜は、 窒化 T i膜、 窒化酸化 T i膜、 T i W膜、 Mo S i膜の何れかまたはそれらの混合膜であることを特徴とする請求項 1 記載の強誘電体を備えた半導体装置。
    (3) 酸素結合性のある半導体基体の主表面上または内部において電極を介 して形成された強誘電体膜を素子要素とする半導体装置であって、 該半導体 基体と該電極との間には導電性反応防止膜が形成され、 また前記半導体基体 と前記導電性反応防止膜との間には導電金属膜が形成されてなることを特徴 とする強誘電体を備えた半導体装置。
    ( 4 ) 前記導電性金属は前記導電性反応防止膜を生成可能の金属膜であるこ とを特徵とする請求項 3記載の強誘電体を備えた半導体装置。
    (5) 前記導電性金属は T i膜であることを特徴とする請求項 4記載の強誘 電体を備えた半導体装置。
    (6) 酸素結合性のある半導体基体の主表面上または内部において電極を介 して形成された強誘電体膜を素子要素とする半導体装置であって、 該半導体 基体と該電極との間には導電性反応防止膜が形成され、 前記半導体基体の界 面には金属シリサイ ドが形成されてなることを特徴とする強誘電体を備えた 半導体装置。
    (7) 前記金属シリサイ ド T i S i, WS i, Mo S i, P t S i， P d S i, T a S iのうちの何れかであることを特徴とする請求項 6記載の強誘電体を 備えた半導体装置。
    类似技术:
    公开号 | 公开日 | 专利标题
    US7015527B2|2006-03-21|Metal oxynitride capacitor barrier layer
    US7256437B2|2007-08-14|Semiconductor storage device which includes a hydrogen diffusion inhibiting layer
    US6337496B2|2002-01-08|Ferroelectric capacitor
    US7038265B2|2006-05-02|Capacitor having tantalum oxynitride film and method for making same
    US5440157A|1995-08-08|Semiconductor integrated-circuit capacitor having a carbon film electrode
    US5739564A|1998-04-14|Semiconductor device having a static-random-access memory cell
    US7393753B2|2008-07-01|Method for forming a storage cell capacitor compatible with high dielectric constant materials
    DE19829300B4|2006-05-18|Ferroelektrische Speichereinrichtung mit elektrischer Verbindung zwischen einer unteren Kondensatorelektrode und einem Kontaktstopfen sowie Verfahren zu deren Herstellung
    JP3962255B2|2007-08-22|拡散バリヤを有する半導体キャパシタ
    US6890818B2|2005-05-10|Methods of forming semiconductor capacitors and memory devices
    JP4053647B2|2008-02-27|半導体記憶装置及びその製造方法
    US6603203B2|2003-08-05|Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
    US8610219B2|2013-12-17|Semiconductor device having a memory cell section, an adjacent circuit section, and silicide formed on an impurity diffused region
    US6156599A|2000-12-05|Method of making a semiconductor device with capacitor
    US6278164B1|2001-08-21|Semiconductor device with gate insulator formed of high dielectric film
    US6707088B2|2004-03-16|Method of forming integrated circuitry, method of forming a capacitor, method of forming DRAM integrated circuitry and DRAM integrated category
    US6545360B1|2003-04-08|Semiconductor device and manufacturing method thereof
    TW521427B|2003-02-21|Semiconductor memory device for increasing access speed thereof
    US6093615A|2000-07-25|Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
    JP3452763B2|2003-09-29|半導体記憶装置および半導体記憶装置の製造方法
    EP0389762B1|1995-08-09|Memory semiconductor device employing a ferroelectric substance
    US6916705B2|2005-07-12|Semiconductor memory and method for fabricating the same
    US6825082B2|2004-11-30|Ferroelectric memory device and method of forming the same
    US4892844A|1990-01-09|Making a low resistance three layered contact for silicon devices
    JP3663128B2|2005-06-22|障壁層の形成を含む半導体製造方法
    同族专利:
    公开号 | 公开日
    JPH0567792A|1993-03-19|
    JP2000174220A|2000-06-23|
    TW222707B|1994-04-21|
    EP0494313A4|1992-10-28|
    EP0494313A1|1992-07-15|
    JP3021800B2|2000-03-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPH01251760A|1988-03-31|1989-10-06|Seiko Epson Corp|Ferroelectric storage device|
    JPH02183570A|1989-01-10|1990-07-18|Seiko Epson Corp|Ferroelectric substance integrated circuit device and its manufacture|
    JPH02288367A|1989-04-28|1990-11-28|Seiko Epson Corp|Semiconductor device|US5838035A|1995-06-28|1998-11-17|Bell Communications Research, Inc.|Barrier layer for ferroelectric capacitor integrated on silicon|
    EP1757617A1|1996-05-08|2007-02-28|Biogen Idec MA Inc.|Ret Ligandfor stimulating neural and renal growth|JPH04598B2|1983-09-28|1992-01-08|Fujitsu Ltd||
    US5005102A|1989-06-20|1991-04-02|Ramtron Corporation|Multilayer electrodes for integrated circuit capacitors|
    DE58907130D1|1989-09-13|1994-04-07|Itt Ind Gmbh Deutsche|Kapazitätsstruktur für Feldeffekttransistor-Halbleiterspeicher.|JPH05211286A|1992-01-06|1993-08-20|Nec Corp|容量素子の製造方法|
    JP3407204B2|1992-07-23|2003-05-19|オリンパス光学工業株式会社|強誘電体集積回路及びその製造方法|
    US6030847A|1993-04-02|2000-02-29|Micron Technology, Inc.|Method for forming a storage cell capacitor compatible with high dielectric constant materials|
    US6791131B1|1993-04-02|2004-09-14|Micron Technology, Inc.|Method for forming a storage cell capacitor compatible with high dielectric constant materials|
    US6531730B2|1993-08-10|2003-03-11|Micron Technology, Inc.|Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same|
    US5381302A|1993-04-02|1995-01-10|Micron Semiconductor, Inc.|Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same|
    US5392189A|1993-04-02|1995-02-21|Micron Semiconductor, Inc.|Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same|
    JP2874512B2|1993-05-13|1999-03-24|日本電気株式会社|薄膜キャパシタ及びその製造方法|
    US5440173A|1993-09-17|1995-08-08|Radiant Technologies|High-temperature electrical contact for making contact to ceramic materials and improved circuit element using the same|
    US5443688A|1993-12-02|1995-08-22|Raytheon Company|Method of manufacturing a ferroelectric device using a plasma etching process|
    US5554564A|1994-08-01|1996-09-10|Texas Instruments Incorporated|Pre-oxidizing high-dielectric-constant material electrodes|
    US5498569A|1994-08-22|1996-03-12|Ramtron International Corporation|Layered local interconnect compatible with integrated circuit ferroelectric capacitors|
    US6271077B1|1995-03-27|2001-08-07|Fujitsu Limited|Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same|
    US5874364A|1995-03-27|1999-02-23|Fujitsu Limited|Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same|
    JPH11195753A|1997-10-27|1999-07-21|Seiko Epson Corp|半導体装置およびその製造方法|
    GB2340303B|1998-08-07|2000-12-27|United Microelectronics Corp|Capacitor and method for fabricating the same|
    US6762090B2|2001-09-13|2004-07-13|Hynix Semiconductor Inc.|Method for fabricating a capacitor|
    JP2004221467A|2003-01-17|2004-08-05|Fujitsu Ltd|半導体装置及びその製造方法|
    JP2006086292A|2004-09-15|2006-03-30|Toshiba Corp|半導体記憶装置およびその製造方法|
    JP4659772B2|2007-02-15|2011-03-30|Ｏｋｉセミコンダクタ株式会社|半導体素子の製造方法|
    CN108110007A|2017-11-03|2018-06-01|中国科学院微电子研究所|铁电存储器及其访问方法|
    法律状态:
    1992-02-06| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-02-06| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1992-04-21| WWE| Wipo information: entry into national phase|Ref document number: 1991913105 Country of ref document: EP |
    1992-07-15| WWP| Wipo information: published in national office|Ref document number: 1991913105 Country of ref document: EP |
    1995-03-07| WWW| Wipo information: withdrawn in national office|Ref document number: 1991913105 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]